Anwendungsspezifische integrierte Schaltung (ASIC)
Ein ASIC ist eine integrierte Schaltung, die für eine spezielle Anwendung und nicht für den allgemeinen Gebrauch entwickelt und hergestellt wird. Während eine CPU beliebige Software ausführt und ein FPGA beliebige digitale Logik rekonfiguriert, ist das Silizium eines ASICs physisch auf eine einzige Funktion festgelegt – und genau diese Einschränkung ist der Grund, warum ASICs die höchste Leistung, die geringste Leistungsaufnahme und die niedrigsten Stückkosten bieten, die in der Halbleiterfertigung erreichbar sind. Der Kompromiss besteht in einmaligen Entwicklungskosten (NRE) in Millionenhöhe und einem Entwicklungszyklus von 12–24 Monaten vom RTL-Freeze bis zum ersten Silizium.
Wichtige Fakten
| Aspekt | Detail |
|---|---|
| Definition | Integrierte Schaltung, die für eine einzige Anwendung entwickelt wurde (im Gegensatz zu Allzweck-CPU/GPU) |
| NRE-Kosten | 500.000 € (reifer 28-nm-Knoten) bis über 100 Mio. € (fortschrittlicher 3-nm-Knoten mit EUV-Masken) |
| Zeit bis zum ersten Silizium | Typischerweise 12–24 Monate (RTL → Tape-out → Fab → Gehäusemontage → Test) |
| Stückkosten bei 1 Mio. Volumen | 0,50 € – 50 € (vs. FPGA 15 € – 200 € für äquivalente Logik) |
| Leistungseffizienz | 5–10× besser als FPGA, 50–100× besser als CPU bei gleicher Arbeitslast |
| Taktfrequenz | 1–5 GHz auf fortschrittlichen Knoten erreichbar (FPGAs erreichen maximal ca. 1 GHz) |
| Prozessknoten (2026) | Reif: 180/130/65 nm. Modern: 28/22 nm. Fortschrittlich: 7/5/3 nm EUV |
| Änderung nach dem Tape-out | Unmöglich – jede Änderung erfordert einen neuen Maskensatz (über 500.000 €) |
Arten von ASICs
Nicht alle ASICs sind im gleichen Maße kundenspezifisch. Die Branche unterscheidet vier Stufen danach, wie viel Silizium kundenspezifisch gegenüber vorentwickelt ist:
- Vollständig kundenspezifischer ASIC (Full-Custom) – Jeder Transistor wird von Hand platziert. Maximale Leistung, wird in CPU-Kernen und Analog-Mixed-Signal-Designs verwendet. NRE: 5 Mio. € – über 100 Mio. €.
- Standardzellen-ASIC (Semi-Custom) – Der Entwickler setzt den Chip aus einer Bibliothek vorcharakterisierter Logikzellen (NAND, Flip-Flop usw.) zusammen, die von der Foundry bereitgestellt wird. Das dominierende Modell für digitale ASICs im Jahr 2026. NRE: 500.000 € – 10 Mio. €.
- Strukturierter ASIC / Gate-Array – Die meisten Schichten sind vordefiniert; der Entwickler passt nur die obersten Metallverbindungsschichten an. Kürzere Durchlaufzeit (ca. 6 Monate), geringere NRE (ca. 200.000 €), aber geringere Leistung als ein vollständiger Standardzellen-ASIC. Beispiele: eASIC (jetzt Intel), Triad Semiconductor.
- FPGA-zu-ASIC-Konvertierung – Ein validiertes FPGA-Design, das auf festes Silizium portiert wird. Nützlich, wenn ein FPGA-Design erprobt ist und das Volumen nun die ASIC-Kosten rechtfertigt. Der Leitfaden FPGA vs. ASIC von Inovasense behandelt diesen Konvertierungspfad.
Vergleich ASIC vs. FPGA
| Kriterium | ASIC | FPGA |
|---|---|---|
| Leistung | Höchste (1–5 GHz) | Hoch (typischerweise 200–800 MHz) |
| Leistungseffizienz | Klassenbeste | 2–10× höher als bei ASICs |
| NRE-Kosten | 500.000 € – über 10 Mio. € | 10.000 € – 150.000 € |
| Stückkosten bei 10.000 Volumen | 2 € – 50 € | 15 € – 200 € |
| Stückkosten bei 1 Mio. Volumen | 0,50 € – 10 € | Immer noch 15 € – 200 € (keine Skalierung) |
| Markteinführungszeit | 12–24 Monate | 3–6 Monate |
| Rekonfigurierbarkeit nach der Inbetriebnahme | Keine – festes Silizium | Vollständig – umprogrammierbar über OTA |
| Schutz des geistigen Eigentums (IP) | Ausgezeichnet (Verschleierung auf Maskenebene) | Mäßig (Bitstream ist kopierbar) |
| Am besten geeignet für | Hohe Volumina, feste Funktion, geringe Leistungsaufnahme, schnell | Geringe bis mittlere Volumina, sich ändernde Anforderungen, Parallelverarbeitung |
Der Punkt, an dem ein ASIC wirtschaftlich wird, liegt typischerweise bei 50.000 bis 500.000 Einheiten, abhängig von der Komplexität. Darunter ist das FPGA hinsichtlich der Gesamtkosten überlegen.
Praxisbeispiele für ASICs
ASICs dominieren in Märkten, in denen die Produktionsvolumina hoch genug sind, um die NRE zu amortisieren:
- Smartphone-SoCs (Apple A-Serie, Qualcomm Snapdragon, MediaTek Dimensity) – Hunderte Millionen Einheiten; vollständig kundenspezifisch auf 3–5-nm-Knoten
- Mining von Kryptowährungen – Bitcoin-SHA-256-ASICs wie Bitmain Antminer; Produktionsläufe von über 100.000 Einheiten zu 1.500 € – 5.000 € pro Chip
- Netzwerk-Switching-Silizium – Broadcom Tomahawk, Marvell Teralynx; 12,8 – 51,2 Tbps Switching in kundenspezifischem 5-nm-Silizium
- KI-Beschleuniger – Google TPU, NVIDIA Tensor Cores (innerhalb der GPU), Tesla Dojo, Cerebras WSE-3
- Unterhaltungselektronik – Haupt-SoCs für Smart-TVs, Spielkonsolen (Sony PlayStation, Microsoft Xbox mit kundenspezifischem AMD-Silizium)
- Automobilindustrie – NXP S32, Renesas R-Car, Mobileye EyeQ ADAS-Chips
- IoT-Module – Espressif ESP32, Nordic nRF, Bluetooth/Wi-Fi-Kombi-SoCs
Wann man sich für einen ASIC entscheiden sollte
Entscheiden Sie sich für einen ASIC, wenn das Produktionsvolumen die NRE rechtfertigt und einer oder mehrere der folgenden Punkte zutreffen: Die Stückkosten sind eine primäre Produktbeschränkung (Unterhaltungselektronik, IoT im großen Maßstab), das Leistungsbudget ist extrem knapp (batteriebetriebene Geräte, Edge AI), Taktfrequenzen im GHz-Bereich sind erforderlich, der Schutz des geistigen Eigentums ist entscheidend (proprietäre Algorithmen in Silizium) oder der Produktlebenszyklus ist lang mit stabilen Spezifikationen.
Vermeiden Sie einen ASIC, wenn sich die Anforderungen nach dem Design ändern könnten (jede Änderung erfordert einen neuen Maskensatz für über 500.000 €), das Volumen unter ca. 50.000 Einheiten liegt (FPGA ist bei den Gesamtkosten überlegen) oder Sie sich nicht auf die Entwicklungszeit von 12–24 Monaten und die rigorose Verifikation festlegen können, die ein ASIC-Tape-out erfordert.
Die FPGA-First-Strategie
Für Produkte mit potenzieller ASIC-Zukunft verwenden erfahrene Teams einen zweistufigen Ansatz: Prototyping und Auslieferung der Erstproduktion auf einem FPGA (3–6 Monate, geringe NRE), Validierung des Designs im realen Markt und anschließende Konvertierung zu einem ASIC, sobald das Volumen die Investition rechtfertigt. Dies eliminiert das größte ASIC-Risiko – das Falsche zu entwerfen und mehr als 2 Mio. € für einen unbrauchbaren Maskensatz zu verlieren. In unserem technischen Leitfaden FPGA vs. ASIC finden Sie den Entscheidungsrahmen.
Verwandte Begriffe
- FPGA – Rekonfigurierbare Alternative zum ASIC für geringe bis mittlere Volumina
- SoC – System-on-Chip; moderne SoCs sind ASICs, die CPU, Speicher, Peripherie und Beschleuniger integrieren
- RTL-Design – Die Hardware-Beschreibungsmethodik, die sowohl FPGA-Bitstreams als auch ASIC-Maskensätze erzeugt
- VHDL – Standard-HDL für europäisches ASIC- und FPGA-Design
- DO-254 – Entwicklungs-Sicherheitsstandard, der für ASICs in der Luftfahrtelektronik gilt
ASIC-Kompetenzen von Inovasense
Während die meisten Projekte bei geringen bis mittleren Volumina von unseren FPGA-Entwicklungsdienstleistungen profitieren, unterstützt Inovasense die FPGA-zu-ASIC-Konvertierung für Kunden, deren validierte FPGA-Designs Volumina erreicht haben, die die ASIC-Wirtschaftlichkeit rechtfertigen. Wir bieten die Verfeinerung des Front-End-RTL, die Erweiterung der Verifikation, die Integration von Design-for-Test (DFT) und arbeiten mit europäischen Foundry-Dienstleistern für das Back-End-Tape-out zusammen. Für Projekte in den Bereichen Verteidigung und Luft- und Raumfahrt, die eine DO-254-Entwicklungssicherung oder die EU-Konformität mit den Exportkontrollen für Güter mit doppeltem Verwendungszweck erfordern, umfasst unser Prozess die Dokumentationspakete, die sowohl für ASIC- als auch für FPGA-Implementierungen erforderlich sind.
Offizielle Referenzen
- IEC 62368-1 – Sicherheitsanforderungen für Einrichtungen der Audio/Video-, Informations- und Kommunikationstechnik – IEC, anwendbare Sicherheitsnorm für konsumenten- und industrienahe Produkte, die ASICs enthalten
- JEDEC-Standards – Technische Spezifikationen für Halbleitergehäuse und ASIC-Schnittstellen (DDR-Speicher, eMMC usw.)
- DO-254 – RTCA-Entwicklungssicherungsstandard für ASICs in der Luftfahrtelektronik