RISC-V — Otvorený procesorový architektúra
RISC-V (vyslovuje sa �risk-five”) je otvorený štandardná architektúra inétrukcnej sady (ISA) založeňa na princípoch RISC. Na rozdiel od proprietšrnych ISA ako ARM a x86 je RISC-V volne dostupňa pod open-source licenciou — ktokolvek máže navrhovat, vyršbat a predávat RISC-V procesory bez licencňach poplatkov.
Preco je RISC-V dôležit�?
| Aspekt | RISC-V | ARM | x86 |
|---|---|---|---|
| Licencia | Otvorený, bez poplatkov | Licencovaňa (poplatky za jadro/kus) | Proprietšrna (iba Intel/AMD) |
| Prispôsobenie | Plný — vlastná inštrukcie | Obmedzená — �ablšny ARM | žiadne |
| Správa | RISC-V International (�vajciarska nadšcia) | ARM Holdings (SoftBank) | Intel Corporation |
| Suverenita | žiadna závislosť od dodšvatela | Licencovanie z UK | Súdlo v USA |
RISC-V je jediné velk� ISA, kde žiadna krajina ani korporšcia neovlšda �pecifikšciu — co z nej robí strategick� volbu pre euršpsku polovodicový suverenitu.
Modulšrna architektúra
| Roz—renie | Názov | účel |
|---|---|---|
| RV32I / RV64I | Base Integer | Základná celocšselňa operácie |
| M | Multiply/Divide | Hardvérová ňasobenie a delenie |
| A | Atomic | Atomick� pamäťový operácie |
| F / D | Floating-Point | Operšcie s pohyblivou desatinnou ciarkou |
| C | Compressed | 16-bitový inštrukcie pre IoT |
| V | Vector | SIMD/vektorový spracovanie (AI, DSP) |
Najcastej— profil pre embedded: RV32IMAC.
RISC-V vs. ARM
| Faktor | RISC-V | ARM Cortex |
|---|---|---|
| Licencňa model | Zadarmo, otvorený štandard | Poplatok za kus/jadro |
| Vlastná roz—renia | Plný sloboda | Obmedzená konfigurácie |
| Zrelost ekosystému | Ršchlo rastie (GCC, LLVM, Linux) | Vyspel� (20+ rokov) |
| Európska podpora | EPI, OpenHW Group, CHIPS-JU | široký použitie, ale nie suveršnne |
RISC-V v Euršpe — Polovodicový suverenita
- European Processor Initiative (EPI) — Vývoj RISC-V procesorov pre HPC a automobilový priemysel.
- CHIPS Joint Undertaking — EU financovanie pre RISC-V pilotňa linky.
- OpenHW Group — Euršpou vedeňa konzorcium vyvýjajšce overený RISC-V jadra (CORE-V).
RISC-V na FPGA
| Jadro | Jazyk | Pipeline | Ciel |
|---|---|---|---|
| PicoRV32 | Verilog | Single-issue | Malý FPGA (iCE40) |
| VexRiscv | SpinalHDL | Konfigurovatelňa | Flexibilňa embedded |
| CVA6 (Ariane) | SystemVerilog | 6-stupnový, 64-bit | Linux-capable SoC |
Súvisiace pojmy
- FPGA — Platforma pre prototypovanie a nasadenie RISC-V jadier.
- SoC — System-on-Chip zariadenia coraz viac používajšce RISC-V jadra.
- Edge AI — Vektorový roz—renia RISC-V pre efektšvnu AI na zariadeniach.
RISC-V je kľúčovám prvkom nažej stratšgie európskej hardvérovej suverenity — otvorený ISA jadra na euršpskom kremíku eliminuj� závislosť od ne-EÚ licenci�. Naže služby návrhu FPGA zahrnaj� integršciu RISC-V soft-jadier pre embedded systémy vyžadujúce bezlicencňa, auditovateľný procesorový architektúry.